WikiSort.ru - Не сортированное

RISC-V (RISC-пять) — открытая архитектура RISC^[1]-микропроцессоров и микроконтроллеров, созданная в 2010 году исследователями из Computer Science Division, UC Berkeley, в том числе при участии Дэвида Паттерсона^[2][3]

Цели разработки: доступная для свободного и бесплатного использования открытая система команд (ISA — Instruction Set Architecture), реконфигурируемость и расширяемость для широкого круга применений.

У RISC-V гораздо меньше инструкций, чем в других процессорных системах команд. В основе – 50 штук, которые похожи по количеству и характеру на оригинальный RISC-I 1980 года. Остальные стандартные расширения (M, A, F и D) добавляют 53 инструкции, плюс набор C добавляет ещё 34, так что общее число составляет 137. Для сравнения, в ARMv8 более 500 инструкций. Меньше форматов инструкций. У RISC-V гораздо меньше форматов инструкций: шесть, тогда как у ARMv8 по крайней мере 14.

Архитектура системы команд

В архитектуре RISC-V имеется обязательное для реализации небольшое подмножество команд (набор инструкций I — Integer) и несколько стандартных опциональных расширений.

В базовый набор входят инструкции условной и безусловной передачи управления/ветвления, минимальный набор арифметических/битовых операций на регистрах, операций с памятью (load/store), а также небольшое число служебных инструкций.

Операции ветвления не используют каких-либо общих флагов, как результатов ранее выполненных операций сравнения, а непосредственно сравнивают свои регистровые операнды. Базис операций сравнения минимален, а для поддержки комплементарных операций операнды просто меняются местами.

Базовое подмножество команд использует следующий набор регистров: специальный регистр x0 (zero), 31 целочисленный регистр общего назначения (x1 — x31), регистр счётчика команд (PC, используется только косвенно), а также множество CSR (Control and Status Registers, может быть адресовано до 4096 CSR).

Для встраиваемых применений может использоваться вариант архитектуры RV32E (Embedded) с сокращённым набором регистров общего назначения (первые 16). Уменьшение количества регистров позволяет не только экономить аппаратные ресурсы, но и сократить затраты памяти и времени на сохранение/восстановление регистров при переключениях контекста.

При одинаковой кодировке инструкций в RISC-V предусмотрены реализации архитектур с 32, 64 и 128-битными регистрами общего назначения и операциями (RV32I, RV64I и RV128I соответственно).

Разрядность регистровых операций всегда соответствует размеру регистра, а одни и те же значения в регистрах могут трактоваться целыми числами как со знаком, так и без знака.

Нет операций над частями регистров, нет каких-либо выделенных «регистровых пар».

Операции не сохраняют где-либо биты переноса и/или переполнения, что приближено к модели операций в языке программирования C. Также аппаратно не генерируются исключения по переполнению и даже по делению на 0. Все необходимые проверки операндов и результатов операций должны производиться программно.

Целочисленная арифметика расширенной точности (большей, чем разрядность регистра) должна явно использовать операции вычисления старших битов результата. Например, для получения старших битов произведения регистра на регистр имеются специальные инструкции.

Размер операнда может отличаться от размера регистра только в операциях с памятью. Транзакции к памяти осуществляются блоками, размер в байтах которых должен быть целой неотрицательной степенью 2, от одного байта до размера регистра включительно. Операнд в памяти должен иметь «естественное выравнивание» (адрес кратен размеру операнда).

Архитектура использует только little-endian модель — первый байт операнда в памяти соответствует наименее значащим битам значений регистрового операнда.

Для пары инструкций сохранения/загрузки регистра операнд в памяти определяется размером регистра выбранной архитектуры, а не кодировкой инструкции (код инструкции один и тот же для RV32I, RV64I и RV128I, но размер операндов 4, 8 и 16 байт соответственно), что соответствует размеру указателя, типам языка программирования C size_t или разности указателей.

Для всех допустимых размеров операндов в памяти, меньших, чем размер регистра, имеются отдельные инструкции загрузки/сохранения младших битов регистра, в том числе для загрузки из памяти в регистр есть парные варианты инструкций, которые позволяют трактовать загружаемое значение как со знаком (старшим знаковым битом значения из памяти заполняются старшие биты регистра) или без знака (старшие биты регистра устанавливаются в 0).

Инструкции базового набора имеют длину 32 бита с выравниванием на границу 32-битного слова, но в общем формате предусмотрены инструкции различной длины (стандартно — от 16 до 192 бит с шагом в 16 бит) с выравниванием на границу 16-битного слова. Полная длина инструкции декодируется унифицированным способом из её первого 16-битного слова.

Для наиболее часто используемых инструкций стандартизовано применение их аналогов в более компактной 16-битной кодировке (C — Compressed extension).

Операции умножения, деления и вычисления остатка не входят в минимальный набор инструкций, а выделены в отдельное расширение (M — Multiply extension). Имеется ряд доводов в пользу разделения и данного набора на два отдельных (умножение и деление).

Стандартизован отдельный набор атомарных операций (A — Atomic extension).

Поскольку кодировка базового набора инструкций не зависит от разрядности архитектуры, то один и тот же код потенциально может запускаться на различных RISC-V архитектурах, определять разрядность и другие параметры текущей архитектуры, наличие расширений системы инструкций, а потом автоконфигурироваться для целевой среды выполнения.

Спецификацией RISC-V предусмотрено несколько областей в пространстве кодировок инструкций для пользовательских «X-расширений» архитектуры, которые поддерживаются на уровне ассемблера, как группы инструкций custom0 и custom1.

Реализации

В рамках проекта создано и опубликовано под свободной лицензией шесть дизайнов микропроцессоров с архитектурой RISC-V: генератор 64-разрядных «Rocket» (7 октября 2014^[4][5]) и пять упрощенных учебных ядер «Sodor» с различными микроархитектурами.

Также опубликовано несколько симуляторов (включая qemu и ANGEL — JavaScript-симулятор, работающий в браузере), компиляторов (LLVM, GCC), вариант ядра Linux для работы на RISC-V и компилятор дизайнов Chisel, который позволяет получать Verilog-код. Также опубликованы верификационные тесты^[6].

Некоммерческая организация lowRISC планирует создание системы на кристалле на базе 64-битного ядра Rocket RISC-V с последующим массовым производством чипов^[7][8].

На конференции RISC-V Workshop 2017 стало известно, что компания Esperanto Technologies разрабатывает 64-битный высокопроизводительный процессор общего назначения на системе команд RISC-V с гетерогенной архитектурой с высокой степенью параллелизма (напоминающий по строению процессор Cell), который в максимальной конфигурации будет содержать 16 ядер «ET-Maxion» (представляют собой конвейеры с неупорядоченным выполнением команд и работающие с данными с плавающей запятой) и 4096 ядер «ET-Minion» (конвейеры с последовательным выполнением команд и блоком с векторными вычислениями в каждом ядре)^[9]. Кроме того там же компания Western Digital заявила, что в партнёрстве с компанией Esperanto, она повысит текущий статус процессорной архитектуры RISC-V с уровня микроконтроллеров до уровня высокопроизводительных решений и создаст вычислительную архитектуру нового поколения для обработки «Больших данных»^[10], а также экосистему быстрого доступа к данным — речь идёт о создании специализированных RISC-V-ядер для построения архитектуры «процессор в памяти» (processor-in-memory)^[11].

По состоянию на начало 2019 года представлены несколько процессоров и микроконтроллеров на базе архитектуры RISC-V в формате СнК:

• Western Digital: SweRV Core (32 бита, 2 ядра, 1,8 ГГц, 28 нм)^[12]
• Компания SiFive: FE310 (32 бита, 1 ядро, 870 МГц — 28 нм, 370 МГц — 55 нм), FU540 (64 бита, 4+1 ядер, 1,5 ГГц, 28 нм)^{[13][14][15][16]}
• Kendryte: K210 (64 бита, 2 ядра + нейроускоритель, 400 МГц, 28 нм)^[17][18][19]
• GreenWaves: GAP8 (32 бита, 8+1 ядер + нейроускоритель, 250 МГц, 55 нм)^[20]
• NXP: RV32M1 (32 бита, 2 гибридных ядра ARM-M4F/RISC-V + ARM-M0+/RISC-V, 48-72 МГц)^[21]

Ряд коммерческих компаний предлагает микропроцессорные IP на базе архитектуры RISC-V, например, российские компании «Синтакор» (в том числе бесплатный проект SCR1 — 32-разрядное микроконтроллерное ядро)^[22][23] и «Клаудбеар»^[24][25], а также AndesTech (Тайвань)^[26][27].

См. также

• OpenRISC — свободная архитектура 2000 года с GPL реализацией or1k
• LEON — свободные реализации (GPL, LGPL) архитектуры SPARC V8, появившиеся в 1997 году
• OpenSPARC — свободная (GPL) реализация архитектуры SPARC V9 от 2005 года
• OpenPOWER — коллаборация вокруг архитектуры IBM Power, основанная в 2013 году IBM, Google, Mellanox, NVIDIA
• MIPS (MIPS Open) — архитектура, владелец которой предлагает свободную лицензию с конца 2018 года^[28]

Примечания

Литература

• Instruction Sets Should Be Free: The Case For RISC-V // Публикация Krste Asanović и Дэвида Паттерсона (pdf)
  • Наборы команд должны быть свободны: доводы за RISC-V (перевод)
• The RISC-V Instruction Set // HotChips 25
• RISC-V, Spike, and the Rocket Core
• David Patterson и Andrew Waterman: «RISC-V reader: An Open Architecture Atlas», Strawberry Canyon, ISBN 978-0-9992491-1-6 (Sep. 10th, 2017).

Ссылки

• riscv.org — официальный сайт RISC-V
• UCB RISC-V // GitHub
• RISC-V Twitter

IP-ядра

• SweRV ECHX1 компания Western Digital, США
• Rocket, sifive/freedom Калифорнийский университет в Беркли и компания SiFive, США
• ORCA компания Vectorblox, Канада
• PULPino Швейцарская высшая техническая школа Цюриха, Швейцария и Болонский университет, Италия
• Hummingbird E200 компания Nuclei System Technology, Китай
• AndeStar V5 компания Andes Technology, Тайвань
• Shakti Индийский технологический институт в Мадрасе, Индия
• BM-310, BI-651, BI-671 компания CloudBEAR, Россия
• SCR компания Syntacore, Россия

Новости

• RISC-V: An Open Standard for SoCs. The case for an open ISA // EETimes, 8/7/2014  (англ.)
• RISC rides again: New RISC-V architecture hopes to battle ARM and x86 by being totally open source // ExtremeTech, Joel Hruska, August 21, 2014 (англ.)
• Analyzing the RISC-V Instruction Set Architecture // Adapteva, August 11, 2014 (англ.)

Конференции

• RISC V Developers Forum, Москва, 7 декабря 2017

Это заготовка статьи об аппаратном обеспечении. Вы можете помочь проекту, дополнив её.